HP实验室的研究人员本月发表了一篇报告，主题是如何大幅提高某类芯片的性能，降低耗电量，研究人员采取的方法是用外置纳米线来取代芯片内部的通讯线。

这一架构概念可以为半导体设计师们目前面临的一个问题提供新的解决之道，这就是，如何不断缩小芯片体积以及其内部的部件。

正如摩尔定律指出的那样，芯片制造商们能够连续不断的通过缩小晶体管以及其内部的连接线，来提高芯片的性能，降低生产成本，周期为每两年。

然而，缩小芯片的体积现在已经变得越来越困难，成本也越来越高了。这迫使芯片设计师们要在性能，节电以及成本之间做出取舍。

但是，惠普实验室量子科学研究部的主管Stan Williams ，惠普提出的交叉线路结构可能将从根本上改变芯片体积缩减的公式。

通过将传统的内部连接线去掉，芯片的体积将急剧缩减。性能会得到提高，但芯片使用的仍然是传统的晶体管。由于不再需要投资数十亿美元建造新的半导体制造设备，因此，芯片的成本也会自然而然的降低。与此同时，芯片的耗电量也会下降。

Williams在接受采访时说：“人们对摩尔定律的猜疑已经很多了，芯片体积降低的难度越来越大。我们已经在一种芯片上证明，我们的新方法具有理论上的可行性，即缩小芯片的体积，降低电耗，提升运行速度，而又无需缩小晶体管的体积。”

交叉点交叉点（crossbar）是惠普实验室过去几年提出的一个主要概念。惠普已经向外界演示了，这种结构能够提升内存芯片的性能，降低制造开支，加快电路的运算。

尽管惠普已经大幅度的退出了芯片行业，而将主要重点放在技术授权上面，但如果交叉点概念一旦获得普及，惠普将从中获得上百万美元的专利使用费。

到目前为止，惠普只是利用了交叉点网格建造一个“现场可编程门列阵”（FPGA）的仿真模型，惠普的Williams表示，希望在今年底开发出一个原型出来。到2010年，制造商或许就可以将交叉点通讯系统整合进他们的商用芯片上了。

到最后，这种概念可能被运用到其它种类的芯片之中。很多分析师已经预计说，1990年代取代铝质连接线的铜质连接线将被新的连接模式所取代。

Williams和惠普的Greg Snider 正在研究FPGA技术，所谓的现场可编程门列阵芯片是指，这种芯片可以进行不同功能的编程。

在一个FPGA芯片上，不同的功能模块通过连接线路彼此相连，这有点类似原来的“内部通讯系统”（intercom system）。

这样排列的结果是，任何增加FPGA芯片当中功能模块的举动都将提高数据通路的几何量级的增加。

Williams说：“在一个FPGA芯片当中，全部的通讯部件占据了80% 的芯片区域。”

交叉点系统将消除传统芯片的不足，利用一个智能通讯吸引，交叉点系统芯片能够在需要连接时，才去连接那些功能性的模块。（惠普实验室的这种新概念借鉴了原来纽约Stony Brook 大学的一些研究成果。）

体积问题这样做的好处有很多。由于是一种动态的通讯网络系统，一定的功能模块或者晶体管区域可以在不用时处于休眠的状态，从而节约电力消耗。制造商们还可以用这种系统来处理多核芯片的电路连接问题。

Williams说：“一个晶体管坏了，你也无需放弃整个芯片。”

惠普估计，一种45纳米晶体管和4.5 纳米线路网组成的FPGA芯片体积，仅仅是标准的45纳米工艺FPGA芯片体积的4%。（这样的芯片有望在今年年底出世。）这种新型芯片的时钟速度可能不会很高，但其耗电量将相当的低。

交叉点结构本身可以用铝质或铜质纳米线来制造，其体积要比现在的连接线小很多。此外，压印微影（imprint lithography）技术也可以解决芯片体积压缩的问题。

在传统的光刻工艺当中，一束激光用来雕刻硅片上的一道沟槽，而后，这些沟槽会经过化学物质的处理，填满铝。而压印微影技术是将一个模具压入硅片的沟槽当中，从而将金属填充物印在沟槽上。

和传统的光刻技术相比，压缩印技术所产生的线路更小，但是，压印微影技术还没有被广泛使用。这种技术在电路线非常规则时发挥的效果最好，假如将压印微影技术和惠普的交叉点技术相结合，那么效果就非常的好了：交叉点网格包含了两层并列的线路，这些线路都呈90度角排列。

硬盘制造商们正在考虑采用压印微影技术来制造未来的硬盘。

惠普的报告将刊登在1 月24日出版的纳米科学杂志上，惠普希望给业界一个惊喜。

Williams说：“我们认为这是一个伟大的构想。”